Zasilanie wysokowydajnych centrów danych i rozwiązań AI nowej generacji

Rambus właśnie ogłosił jest zupełnie nowy Podsystem interfejsu PCIe 6.0 który nadchodzi do centrów danych nowej generacji i rozwiązań AI.

Rambus wprowadza podsystem interfejsu PCIe 6.0 dla wysokowydajnych centrów danych i układów SoC AI

Komunikat prasowy: Rambus Inc. (NASDAQ: RMBS), wiodący dostawca chipów i krzemowych adresów IP, dzięki którym dane są szybsze i bezpieczniejsze, ogłosił dziś dostępność podsystemu interfejsu PCI Express® (PCIe®) 6.0, który składa się z warstwy PHY i kontrolera IP. Rambus PCIe Express 6.0 PHY obsługuje również najnowszą wersję specyfikacji Compute Express Link (CXL), wersję 3.0.

„Szybkie postępy w sztucznej inteligencji/ML i obciążeniach wymagających dużej ilości danych napędzają ciągłą ewolucję architektur centrów danych wymagających coraz wyższych poziomów wydajności” – powiedział Scott Houghton, dyrektor generalny Interface IP w Rambus. „Podsystem interfejsu Rambus PCIe 6.0 obsługuje wymagania dotyczące wydajności centrów danych nowej generacji z najlepszymi w swojej klasie opóźnieniami, wydajnością, obszarem i bezpieczeństwem”.

Podsystem interfejsu Rambus PCIe 6.0 zapewnia szybkość transferu do 64 gigatransferów na sekundę (GT/s) i został w pełni zoptymalizowany pod kątem potrzeb zaawansowanych heterogenicznych architektur obliczeniowych. W ramach podsystemu kontroler PCIe jest wyposażony w moduł Integrity and Data Encryption (IDE) zaprojektowany w celu ochrony połączeń PCIe i przesyłanych przez nie cennych danych. Po stronie PHY dostępna jest pełna obsługa CXL 3.0, umożliwiając rozwiązania na poziomie chipów dla spójnego współdzielenia, rozszerzania i łączenia pamięci podręcznej.

Warstwa PCI Express

  • Zaprojektowany dla najnowszych PCI Express 6.0 (64 GT/s), 5.0 (32 GT/s), 4.0 (16 GT/s), 3.1/3.0 (8 GT/s) i PIPE 6.x (8, 16, 32 , 64 i 128-bitowe) specyfikacje
  • Obsługuje architekturę SerDes o szerokości PIPE 10b/20b/40b/80b
  • Obsługuje oryginalną szerokość RURY 8b/16b/32b/64b/128b
  • Zgodność ze specyfikacją PCI-SIG Single-Root I/O Virtualization (SR-IOV).
  • Obsługuje wiele kanałów wirtualnych (VC) w trybach FLIT i non-FLIT
  • Obsługuje konfiguracje Endpoint, Root-Port, Dual-Mode i Switch;
  • Obsługuje prędkości PCIe 6.0 do PCIe 1.0
  • Obsługuje Forward Error Correction (FEC) — lekki algorytm zapewniający niskie opóźnienia
  • Obsługuje tryb niskiego poboru mocy L0p
  • Do 4-bitowej ochrony parzystości dla ścieżki danych
  • Obsługuje bramkowanie zegara i bramkowanie mocy
  • Funkcje RAS obejmują nadpisanie timera LTSSM, nadpisanie timera ACK/NAK/Replay/UpdateFC, niezaszyfrowany dostęp do interfejsu PIPE, wstrzykiwanie błędów do ścieżek Rx i Tx, szczegółowy stan odzyskiwania i wiele więcej, umożliwiając bezpieczne i niezawodne wdrażanie IP w krytycznych obszarach SoC

„PCIe jest wszechobecne w centrach danych, a CXL będzie stawać się coraz ważniejsza, ponieważ firmy dążą do coraz większych prędkości i przepustowości, aby wspierać wyższy poziom wydajności w aplikacjach nowej generacji” – powiedział Shane Rau, wiceprezes ds. badań w dziale Computing Semiconductors i IDC. . „Wraz z rosnącą liczbą producentów chipów obsługujących nowe architektury centrów danych, dostęp do wysokowydajnych rozwiązań IP dla interfejsu będzie kluczem do aktywacji ekosystemu”.

Najważniejsze cechy podsystemu interfejsu Rambus PCIe 6.0 obejmują:

  • Obsługuje specyfikację PCIe 6.0, w tym szybkość transmisji danych 64 GT/s i sygnalizację PAM4
  • Implementuje korekcję błędów w przód o niskim opóźnieniu (FEC) w celu zapewnienia odporności łącza
  • Obsługuje FLITy o stałym rozmiarze, które zapewniają wysoką wydajność przepustowości
  • Wstecznie kompatybilny z PCIe 5.0, 4.0 i 3.0/3.1

Leave a Comment